什么是好的FPGA？

從 FPGA 作為產(chǎn)品的角度來看，“好”很大程度上意味著“性能高”。

由于現(xiàn)代的 FPGA 是邏輯單元和諸如 DSP、收發(fā)器、CPU 等固化單元的混合體，除了工藝制程和功耗外，評(píng)價(jià) FPGA 的性能指標(biāo)可分為邏輯資 源、IO 資源和固化單元三大類，分別代表 FPGA 在容量、接口以及特定功能上的性能表現(xiàn)。

工藝制程是區(qū)分每一代的 FPGA 標(biāo)準(zhǔn)，是評(píng)價(jià) FPGA 首先考慮的指標(biāo)。FPGA 作為數(shù)字芯片的一種，本身 追逐摩爾定律，平均每 2-3 年就要推出新一代的產(chǎn)品。使用更先進(jìn)的制程可以降低功耗、芯片尺寸和單片成 本，使得 FPGA 新一代的產(chǎn)品性能一般要優(yōu)于上一代。因此，評(píng)價(jià) FPGA 首先要考慮其制程。工藝制程對(duì)于 FPGA 非常重要的另一個(gè)原因在于，F(xiàn)PGA 通常是大規(guī)模 ASIC/ASSP 原型仿真的工具，因此必需跟上最先 進(jìn)的制程（正如我們前文提到過，F(xiàn)PGA 大多基于 SRAM 單元，使其非常容易跟上最新的技術(shù)節(jié)點(diǎn)）。 基于這一點(diǎn)，F(xiàn)PGA 產(chǎn)品往往以“產(chǎn)品組合+制程代號(hào)”的形式命名，方便用戶辨別。以賽靈思為例，其 45nm 的 FPGA 稱為“6”系列，28nm 的 FPGA 稱為“7”系列，例如 Virtex 7、Kintex 7 等，20nm 及更先進(jìn)制 程的 FPGA 則不再使用數(shù)字命名，例如 20nm 的 FPGA 為“Ultrascale”系列，16nm 的 FPGA 后綴為 “Ultrascale+”。而使用了臺(tái)積電 7nm FinFET 工藝的 Versal 是目前賽靈思最先進(jìn)的產(chǎn)品，系包含了 FPGA、 CPU、GPU、DSP 等器件的異構(gòu)計(jì)算平臺(tái)，由于其形態(tài)脫離了 FPGA 的范疇，因此不再使用傳統(tǒng)的命名方 法了。對(duì)于 Altera 來說同樣，“V”代表 28nm 的產(chǎn)品，例如 Stratix V，Arria V，而其 14nm 的產(chǎn)品名后綴則 為“10”,在被英特爾收購后，采用英特爾 10nm 工藝（Intel 7）產(chǎn)品則使用“Agilex”統(tǒng)稱，對(duì)標(biāo)賽靈思 7nm 的 Versal。

邏輯單元數(shù)代表 FPGA的基礎(chǔ)容量，是目前評(píng)價(jià) FPGA基礎(chǔ)容量的統(tǒng)一指標(biāo)。ASIC 的最小功能單元是“門”， 因此其容量以門級(jí)數(shù)規(guī)模衡量。而 FPGA 的最小功能單元被稱為基礎(chǔ)邏輯單元（學(xué)界稱 BLE，Basic Logic Element；FPGA 廠商稱之為邏輯單元（Logic Cell）），包含一個(gè) LUT 和一個(gè)寄存器。正如我們前文提到過， FPGA 實(shí)現(xiàn)可編程的基礎(chǔ)是 LUT，本身可實(shí)現(xiàn)組合電路，配合寄存器可以完成時(shí)序電路，即一個(gè)邏輯單元擁 有完成所有數(shù)字電路功能的能力。所以，邏輯單元數(shù)量越多，F(xiàn)PGA 容量越大，能構(gòu)造的電路就越大型、越 復(fù)雜。 大容量 FPGA 直接體現(xiàn) FPGA 廠商的能力，能持續(xù)供應(yīng)的廠商屈指可數(shù)。大型的 FPGA 邏輯單元數(shù)基本在 1kk 以上，這是因?yàn)檫壿媶卧獢?shù)超過 1kk，需要包括 LUT、CLB、互聯(lián)在內(nèi)的 FPGA 架構(gòu)的更改，否則功耗 和時(shí)延就會(huì)高到不可接受。此外，還需要 EDA 工具配套設(shè)計(jì)流程、布局布線算法的迭代。因此，大容量 FPGA 的設(shè)計(jì)難度遠(yuǎn)超中小容量 FPGA。是否擁有大型 FPGA 產(chǎn)品，往往是 FPGA 廠商能力的直接體現(xiàn)，能做到的 廠商屈指可數(shù)。目前，全球排名前五名的 FPGA 廠商中，只有賽靈思和 Altera（Intel）兩家有能力持續(xù)提供 大容量的 FPGA 產(chǎn)品線。 過去，F(xiàn)PGA 廠商曾經(jīng)使用門級(jí)數(shù)規(guī)模來衡量 FPGA 的容量，但從 2000 年后就逐漸轉(zhuǎn)用統(tǒng)一的“邏輯單元 數(shù)”指標(biāo)了，這是因?yàn)椋?）門級(jí)規(guī)模數(shù)是 FPGA 容量的間接指標(biāo)，邏輯單元數(shù)量才是 FPGA 容量的直接指 標(biāo)，90 年代末，F(xiàn)PGA 在門級(jí)規(guī)模數(shù)上比肩門陣列等競品，沒必要再轉(zhuǎn)換為競品的評(píng)價(jià)指標(biāo)了；2）為了滿 足日益增長的性能需求，F(xiàn)PGA 內(nèi)部的 LUT 結(jié)構(gòu)和集成度不斷變化，轉(zhuǎn)化為門級(jí)數(shù)越來越困難。

門級(jí)數(shù)競爭是 FPGA 廠商第一階段的競爭主線（1985-2000）。替代 ASIC 的背后是性能提升的需求。 FPGA 誕生目的是為了替代門陣列等的 ASIC，其容量指標(biāo)是門級(jí)數(shù)規(guī)模，出于這個(gè)考慮，90 年代初， FPGA 廠商普遍將產(chǎn)品內(nèi)部的邏輯容量轉(zhuǎn)化為門級(jí)數(shù)規(guī)模，方便用戶比較。在當(dāng)時(shí)，復(fù)雜的電子系統(tǒng) 要求百萬門級(jí)的規(guī)模，大多使用標(biāo)準(zhǔn)單元和門陣列實(shí)現(xiàn)，而 FPGA 當(dāng)時(shí)容量只有 20-50 萬門，無法 進(jìn)入高端市場。鑒于此，90 年代，F(xiàn)PGA 廠商紛紛在門級(jí)數(shù)上展開競爭，以拓展在高端市場的份額。 門級(jí)數(shù)競爭也亦是 FPGA 廠商第一階段的競爭主線。通過 LUT 輸入數(shù)量、簇結(jié)構(gòu)、互聯(lián)形式等的架 構(gòu)改善，輔之以摩爾定律的推動(dòng)，F(xiàn)PGA 的密度和速度得以飛速提升。終于，在 90 年代末，賽靈思 和 Altera 均實(shí)現(xiàn)了百萬門級(jí)的跨越，F(xiàn)PGA 開始加速替代門陣列、標(biāo)準(zhǔn)單元和 ASIC。此時(shí)，F(xiàn)PGA 的門級(jí)數(shù)已經(jīng)可以比肩門陣列等競品，沒有必要再將邏輯資源數(shù)轉(zhuǎn)化為門級(jí)數(shù)了。

同時(shí)，隨著 FPGA 集成度的提升，不斷將 RAM、DSP、CPU 等功能嵌入到 FPGA 中，以及 LUT4 逐漸提升到 LUT6、LUT8 甚至更高，將 FPGA 的容量轉(zhuǎn)化為門級(jí)規(guī)模數(shù)越來越困難。因此，在 2000 年后，國際上越來越多使用“邏輯單元數(shù)”作為基本容量指標(biāo)，因其能更好代表 FPGA 可調(diào)用的資源 數(shù)，賽靈思從 2005 年之后不再提供門級(jí)數(shù)規(guī)模，而是改用邏輯單元數(shù)這一指標(biāo)。 以賽靈思為例，其邏輯單元數(shù)以“1 個(gè) LUT4+1 個(gè)寄存器”為基準(zhǔn)，是因?yàn)樽畛醯?FPGA 中一個(gè)邏 輯單元確實(shí)僅包含 1 個(gè) LUT4、1 個(gè)寄存器（以及數(shù)個(gè) MUX），所以邏輯單元數(shù)等于其 LUT 的數(shù)量。 但隨著 LUT6 的引入、進(jìn)位器的添加以及 MUX 數(shù)量的增長，現(xiàn)在的一個(gè)邏輯單元能實(shí)現(xiàn)以往多個(gè) LUT4+寄存器實(shí)現(xiàn)的功能。因此，現(xiàn)在邏輯單元數(shù)這一指標(biāo)往往是將內(nèi)部邏輯資源等效為“LUT4 *1 +寄存器*1”的個(gè)數(shù)，這一倍數(shù)的具體值由各個(gè)公司決定。以賽靈思為例，其采用了 LUT6 的 7 系產(chǎn) 品，“邏輯單元數(shù)”為內(nèi)部 LUT6 數(shù)量的 1.6 倍，由于在 7 系架構(gòu)中，一個(gè) LUT6 連接 2 個(gè)寄存器， 所以寄存器數(shù)量是邏輯單元數(shù)的 2/1.6=1.25 倍。

以 BRAM、DSP、收發(fā)器等為代表的固化單元性能是 FPGA 性能體系的第二大部分。除了可編程的邏輯單 元外，現(xiàn)代的 FPGA 還集成了許多固化單元，我們常說的 FPGA 的 SerDes 速率、DSP 工作頻率等，都是 在談?wù)?FPGA 中不同的固化單元的性能。 集成度競爭是 FPGA 廠商第二階段的競爭主線 （2000-2010）。將板上分立的 DSP 等器件納入到 FPGA，背后是減少電路面積、降低功耗的需求。90 年代中期，F(xiàn)PGA 廠商發(fā)現(xiàn)用戶在使用 FPGA 時(shí)，會(huì)頻繁將 LUT 作為存儲(chǔ)使用（即“軟”實(shí)現(xiàn)），占用了許多邏輯單元，導(dǎo)致 FPGA 容量出現(xiàn)不 夠的情況。因此，RAM 是第一個(gè)被固化到 FPGA 中的單元，即“硬核”化。將這些用戶頻繁使用到 的功能固化到 FPGA 中，可以極大地提升計(jì)算效率，用戶也不需要為浪費(fèi)寶貴的邏輯資源而煩惱。 例如，將 DSP 嵌入到 FPGA 中（而不是通過萬能的 LUT 實(shí)現(xiàn)），可以節(jié)省 80%的功耗和 DSP 在板 上占用的面積。因此，在 90 年代末完成門級(jí)數(shù)的超越后，F(xiàn)PGA 廠商的競爭主線從門級(jí)數(shù)轉(zhuǎn)向集成 度競爭，先后將 RAM、DSP、收發(fā)器、DDR 接口、CPU、GPU 等許多功能嵌入到 FPGA 中，這是 現(xiàn)代的 FPGA 中往往包含了許多固化單元的原因。因此，從 FPGA 的性能評(píng)價(jià)指標(biāo)上，也往往涉及 到這些固化單元。

盡管如此，一塊“好”的 FPGA 并不一定是能力上的最優(yōu)，而是最貼近使用者的需求，做到在多個(gè)指標(biāo)上的 最優(yōu)，例如功耗、固化功能、成本等。這是因?yàn)?FPGA 使用者購買的是整個(gè)芯片，如果集成了太多不需要的 功能，就相當(dāng)于提高了使用成本。因此，F(xiàn)PGA 廠商紛紛根據(jù)各個(gè)下游市場/應(yīng)用場景做細(xì)分，推出了對(duì)應(yīng)高 中低端的產(chǎn)品。以龍頭賽靈思為例，其擁有高端的 Virtex，性價(jià)比的 Kintex，低容量的 Spartan，超低功耗的 CoolRunner，再加上溫度、速度等級(jí)等的的區(qū)別，僅 7 系產(chǎn)品就有高達(dá) 1000+的料號(hào)，產(chǎn)品矩陣非常完 備。 FPGA 的溫度等級(jí)的考慮。溫度過低或者過高的工作環(huán)境，往往會(huì)使得 FPGA 時(shí)序達(dá)不到設(shè)計(jì)要求。 如果器件在<0℃或者>50℃的環(huán)境下工作，就要選擇更高溫度等級(jí)的器件。一般來說，商業(yè)級(jí)/通用 FPGA 可以工作在 0℃~85℃范圍內(nèi)，而工業(yè)級(jí)（I）需要在-40 ℃~100℃ ，軍溫級(jí)（Q）可以在-40 ℃ ~125℃工作。

對(duì)于高端市場，其需求是最高的性能，單片價(jià)格也非常昂貴。高端的 FPGA 需求來自于無線通信，例如 5G 通信的基帶側(cè)和核心網(wǎng)側(cè)，還有人工智能的算法訓(xùn)練、半導(dǎo)體原型芯片的仿真、航天器主系統(tǒng)、通信的測試 測量儀器、醫(yī)療成像儀器，這些場景通常數(shù)據(jù)處理量大，或者需要同時(shí)做到極低的時(shí)延和高算力，或者需要 非常強(qiáng)的抗輻射能力。目前，高端 FPGA 制程基本在 20nm 及以下，邏輯單元數(shù)大于 700k，基本在 1kk 以 上的水平，不僅 DSP 和 BRAM 的數(shù)量驚人，收發(fā)器速率基本在 50GB/s 以上，同時(shí)還集成了 CPU 等的處理 單元和 PCIe 5 等的先進(jìn)接口，即基本以 SoC 的形式出現(xiàn)。目前，全球高端的 FPGA 基本由賽靈思或者 Altera 提供，代表產(chǎn)品有：賽靈思 7nm 的 ACAP Versal，16nm 的 Virtex Ultrascale+，Altera 10nm（Intel 7）的 Stratix 10 和 Agilex，他們通常非常昂貴，典型的單片價(jià)格在 5 千美元到 1 萬美元之間，體現(xiàn)了當(dāng)代 FPGA 性能、密度以及集成度的最高水平。高端市場是 FPGA 廠商最重要的收入來源，以 Altera 為例，其高端 FPGA 產(chǎn)品 Stratix 系列的收入占比高達(dá) 55%。 中端市場追求的是性價(jià)比，需要做到性能和成本的平衡。需求來自于無線通信的空口側(cè)、工業(yè)、安防、國防 場景，這些下游場景通常需要的邏輯單元數(shù)在 100k 以上，但不超過 500k，收發(fā)器速率在 25Gb/s 左右，典 型制程是 28nm，是 FPGA 行業(yè)的中堅(jiān)力量。中端市場不追求最高的性能，性能和功耗同等重要。典型的中 高端產(chǎn)品包括賽靈思的 Kintex，以及 SoC 的 FPGA Zynq，Altera 的 Arria，Lattice 最新推出的 Avant，中低 端市場包括賽靈思在中低端過渡的 Artix，以及 Lattice 的 Certus。一般收入占比在 25%左右。單價(jià)一般在數(shù) 十至數(shù)百美元，不超過 5000 美元。

低容量市場對(duì)性能要求較低，但需要極低的成本和功耗。低容量 FPGA 的場景常見于消費(fèi)電子，部分汽車和 工業(yè) IoT 的場景，最典型的應(yīng)用在視頻設(shè)備的橋接，包括 MIPI、DPI、CMOS 相機(jī)、屏顯等的接口，如今 VR、AR 設(shè)備也會(huì)使用到。因?yàn)榈腿萘?FPGA 一般是為作為靈活接口或者預(yù)留使用的，所以不需要高密度， 一般 5k-10k 左右的容量即可滿足，也基本不需要收發(fā)器、處理器等復(fù)雜功能。盡管如此，由于低容量的大 部分場景應(yīng)用在移動(dòng)設(shè)備上，對(duì)低容量對(duì)成本和功耗要求非常高，功耗一般在 5mW-150mW 級(jí)別，單價(jià)不 超過$20/片，典型的價(jià)格為$2.5/片左右。

FPGA 的總功耗由靜態(tài)功耗、動(dòng)態(tài)功耗、IO 功耗和收發(fā)器構(gòu)成，靜態(tài)功耗是電路的功耗，主要是由 晶體管漏電造成；動(dòng)態(tài)功耗指芯片處于工作狀態(tài)時(shí)電路翻轉(zhuǎn)產(chǎn)生的功耗，來源于時(shí)鐘、邏輯、BRAM、 處理單元、收發(fā)器等單元。芯片功耗越低，設(shè)備的耗電就越少，散熱要求越低（或不需要額外的散熱 改造），整體尺寸亦愈能小型化。一般來說，嵌入式處理非常看重功耗，功耗預(yù)算不超過 50W。FPGA公司通過兩種方式降低功耗：1）硬件上，使用更先進(jìn)的制程和工藝、3D-IC 技術(shù)、嵌入更多的固化 單元、更低功耗的架構(gòu)；2）軟件上，優(yōu)化布局算法，以減少跨時(shí)鐘域和多余的邏輯資源的占用，以 及提供功耗估計(jì)工具方便用戶修改。 因此，不少廠商在功耗上另辟蹊徑，以建立在低容量市場的競爭優(yōu)勢，從而擺脫低容量市場單純依靠量大低 成本的競爭方式，以及一貫以來的價(jià)格戰(zhàn)問題。低容量市場技術(shù)成熟，進(jìn)入壁壘相對(duì)較低，廠商之間提供的 產(chǎn)品差異不大，往往容易出現(xiàn)價(jià)格戰(zhàn)的問題。但由于“性能-功耗-便攜性”的矛盾一直存在，低容量市場對(duì) 低功耗的追求同樣在不斷增長。因此，優(yōu)化功耗的能力是低容量市場廠商除了價(jià)格之外的的競爭法寶。例如， 目前全球出貨量最高的 FPGA 廠商 Lattice，其 Certus 系列就使用了 FD-SOI工藝，比起基于 CMOS 的競品， 例如 Altera 的 Cyclone、賽靈思的 Artix，其功耗要低 70%-75%。因此，盡管 Lattice 在 FPGA 全球市占率 僅為 5%，沒有大容量 FPGA 產(chǎn)品線，但憑借在功耗上的優(yōu)勢，在低容量市場優(yōu)勢明顯，整體毛利率同樣能 達(dá)到 50%以上。

除了 FPGA 之外，許多 FPGA 廠商還同時(shí)提供 CPLD 產(chǎn)品，主要瞄準(zhǔn)極低功耗的場景。90 年代中后期，低 密度的 FPGA 對(duì) CPLD 的替代，使得 CPLD 在 2000 年開始市場增長緩慢。盡管如此，CPLD 在一些需要極 低功耗的低容量場景仍有非常強(qiáng)的競爭力：低容量 FPGA 功耗一般在 mW 級(jí)別，CPLD 可以進(jìn)一步下探到μ W 級(jí)別。例如，賽靈思的 CPLD CoolRunner 功耗僅有 28.8µW，遠(yuǎn)低于其 Aritix7 50K 近 600mW 的總功耗。

此外，對(duì)于航天設(shè)備，F(xiàn)PGA 抗輻射能力是非常重要的性能指標(biāo)。離地越遠(yuǎn)，輻射越大，要求器件具備的抗 輻射能力越高。不同于地面，外太空的航天器沒有地球大氣層的保護(hù)，其接受的輻射量是地面的百倍甚至千 倍以上。太空中的輻射來源于太陽活動(dòng)、宇宙射線和地球磁場的輻射捕獲帶（Van Allen Belt），主要有質(zhì)子、 重離子等，這些重粒子通常能量大到足以擊穿原子，產(chǎn)生的電子空穴對(duì)會(huì)造成電子器件的存儲(chǔ)單元發(fā)生翻轉(zhuǎn)， 嚴(yán)重的可致器件損壞，導(dǎo)致在軌任務(wù)的失敗，這對(duì)于造價(jià)百萬甚至在千萬美元的航天器來說是不可接受的。 同時(shí)，由于重粒子無法被遮擋，航天器需要具備電路級(jí)的抗輻射能力。在卡門線以上（海拔高度 100km）運(yùn) 行的電子系統(tǒng)需要使用宇航級(jí)的 FPGA。其中，在 LEO 高度通常運(yùn)行著大部分的商業(yè)通信衛(wèi)星（比如 Starlink）、 觀測衛(wèi)星以及空間站（比如天宮 1 號(hào)和國際空間站），其輻射來源主要為質(zhì)子，輻射量（以 LET 衡量）平均 在 40 MeV-cm² /mg，使用耐輻射（Radiation Tolerent）FPGA 即可。而進(jìn)入 MEO 或者 GEO 高度，在軌 的通常為導(dǎo)航和氣象衛(wèi)星，更遠(yuǎn)的還有執(zhí)行探月活動(dòng)、火星任務(wù)的航天器，輻射主要為能量更高的重離子， 輻射量平均在 92 MeV-cm² /mg，需要使用輻射加固（Radiation Hardened）FPGA。FPGA 的抗輻射能力 和航行高度掛鉤，越抗輻射，就越能確保航天器順利運(yùn)行在 MEO 以上，執(zhí)行登月、火星、甚至星際航行任 務(wù)。

太空中的輻射對(duì)電子器件的影響主要是單粒子效應(yīng)（SEE）和總劑量效應(yīng)（TID）。單粒子效應(yīng)（SEE， Single Event Effects）是宇宙射線擊中航天器內(nèi)部電子器件時(shí)造成的一次性損壞。其中，SEU 是最 頻繁出現(xiàn)的事件，即存儲(chǔ)單元中單個(gè) bit 發(fā)生翻轉(zhuǎn)，可能導(dǎo)致嚴(yán)重的后果。例如，處于著陸階段的飛 行器，在關(guān)鍵邏輯塊上的翻轉(zhuǎn)，會(huì)改變?cè)撨壿媺K所表述的電路功能，可能使本來應(yīng)該開啟的反推被關(guān) 閉，導(dǎo)致著陸失敗。而 SEFI 是指發(fā)生在關(guān)鍵控制邏輯上的 SEU，往往導(dǎo)致系統(tǒng)發(fā)生全面故障。MBU 即發(fā)生在多個(gè) bit 上的翻轉(zhuǎn)。盡管如此，這些都是“軟”錯(cuò)誤，可以通過冗余設(shè)計(jì)和頻繁的動(dòng)態(tài)刷新 很好地規(guī)避。而有些 SEE 是破壞性的，例如，SEB 的發(fā)生意味著電子器件被射線擊穿，即“燒壞”； SEL 即 CMOS 發(fā)生開路，電路發(fā)生電流過載，往往導(dǎo)致器件損壞。破壞性的 SEE 一旦發(fā)生是不可 修復(fù)的，所以工程師會(huì)確保航天器中的電子器件具有相應(yīng)的抗輻射能力。除了單次高能粒子撞擊造成 的 SEE 外，太空輻射對(duì)電子器件的損傷還包括總劑量效應(yīng)（TID，Total Ionizing Dose），累積的輻射 量會(huì)使得電子器件的性能退化，超過一定的輻照劑量閾值后（比如>100 krad），電路就會(huì)發(fā)生錯(cuò)誤。 宇宙射線造成的單粒子效應(yīng)是航天器故障的主因。根據(jù) TIMA 實(shí)驗(yàn)室和法國國家太空研究中心統(tǒng)計(jì)， 全球 20 年間 100 多次在軌航天器的故障事件中，輻射是第一誘因，45%的故障來源于太空輻射。而 輻射造成的影響中，80%為單粒子事件（例如 SEU/SET），6%為 SEL，8%為 TID。SEU 是在太空 中最頻繁發(fā)生的故障。

因此，F(xiàn)PGA 的抗輻射能力主要考慮對(duì)總劑量效應(yīng)和單粒子事件的防護(hù)能力，具體指標(biāo)有 TID 耐性、SEL 閾值、SEFI 發(fā)生率和 SEU 發(fā)生率。一般來說，耐輻射器件適合運(yùn)行在 LEO 高度，其 TID 指標(biāo)通常要大于 100 krad，SEL 閾值在 50 MeV-cm² /mg 以上。而輻射加固的器件 TID 指標(biāo)一般大于 700 Krad，SEL 閾值 需要在以上 100 MeV-cm² /mg，才能勝任在 MEO 高度及以上的在軌任務(wù)。SEFI 發(fā)生率 2.76E-7，相當(dāng)于每 1 萬年不到 1 次的發(fā)生率，可以認(rèn)為是 SEFI 免疫的。 目前，全球有能力提供宇航級(jí) FPGA 公司屈指可數(shù)。宇航級(jí) FPGA 需要額外使用許多技術(shù)，比如 TMR 的使用 使得芯片面積大幅增加、測試上需要租用昂貴的重離子加速器設(shè)備等，制造的成本高，做到輻射加固級(jí)更是 需要從設(shè)計(jì)到制造封測的一系列流程改變。因此，宇航級(jí) FPGA 價(jià)格非常昂貴。盡管如此，對(duì)于 GEO 軌道、 月球和火星等的戰(zhàn)略探索任務(wù)，使用輻射加固的電子器件是必須的。目前，全球有能力提供輻射加固 FPGA 的公司主要為賽靈思和 Microchip（包括其收購的 Actel 和 Atmel），均與美國國防部、NASA 等機(jī)構(gòu)部門有著 數(shù)十年的緊密合作。其中，賽靈思唯一的輻射加固 FPGA 是其 65nm 的 Virtex 5QV 產(chǎn)品，其 TID 劑量閾值達(dá)到 1 Mrad，SEL 閾值在 125 MeV-cm²/mg 以上。Virtex 5QV 用于火星漫步車“好奇號(hào)”上執(zhí)行視覺加速計(jì)算任務(wù)。 其余耐輻射 FPGA 包括 Virtex II QV、Virtex 4 QV、RT Kintex UltraScale 以及最新的 7nm 抗輻射產(chǎn)品 Versal XQRV。 除了低軌衛(wèi)星，Virtex II 還廣泛運(yùn)用在好奇號(hào)、毅力號(hào)等火星漫步車上，執(zhí)行著陸器控制和視覺分析的任務(wù)。

過去，星載 FPGA 處理能力落后于商業(yè)級(jí) 10-15 年，現(xiàn)在已經(jīng)和商業(yè)級(jí)接近，背后是不斷增長的提升衛(wèi)星處 理能力的需求。過去，衛(wèi)星習(xí)慣于使用抗輻射的 Virtex II 和 Virtex 4，雖然抗輻射性能達(dá)標(biāo)，但其處理能力基 本落后于商業(yè)級(jí)產(chǎn)品 10-15 年。比如，03 年推出的 Virtex II QPro 依然廣泛使用在目前的在軌衛(wèi)星中；而美國 在 2020 年發(fā)射的毅力號(hào)火星漫游車，其搭載的科學(xué)儀器同樣大量使用了耐輻射級(jí) Virtex II，以及 08 年推出的 Virtex 4QV。從推出時(shí)間看，商業(yè)級(jí)的 Virtex 5 在 2006 年推出，而輻射加固的 Virtex 5QV 是 2010 年推出的， 中間間隔 4 年，而且 2010 年最先進(jìn)的產(chǎn)品是 Virtex 7，中間間隔兩代；耐輻射的 RT Kintex UltraScale 是 2020 年推出的，而其商業(yè)級(jí)早在 2013 年就推出了，中間間隔 7 年。然而，近兩年來我們看到賽靈思加快了宇航 級(jí) FPGA 的推出。目前，賽靈思最先進(jìn)的產(chǎn)品是 19 年推出的 ACAP Versal（7nm），而去年初就推出了宇航級(jí) 的 Versal XQR，做到了和商業(yè)級(jí)同代際。Versal XQR 針對(duì)低軌衛(wèi)星的 AI 應(yīng)用，主要目的包括獲取更清晰的衛(wèi) 星觀測圖像、快速識(shí)別云層和地面目標(biāo)，不僅邏輯單元數(shù)大幅增加，還嵌入了 AI 處理單元、高速的收發(fā)器等， 使得很多數(shù)據(jù)不需要回傳地面就能在衛(wèi)星上進(jìn)行分析，不僅節(jié)省了寶貴的星地通信帶寬，還大幅提高了低軌 衛(wèi)星的處理能力和反應(yīng)時(shí)間。