先進制程行業競爭格局如何？

先進制程即將進入 2nm 時代，行業競爭再次加劇。

距離行業 2nm 制程量產已不足一年，臺積電、三星、 英特爾均已進入試產準備期，臺積電 2nm 制程預計 2025 年下半年量產，整體策略穩健，英特爾作為追趕者， 在資本開支、爭奪 EUV 光刻設備等方面更為激進。雖然臺積電占據優勢地位的局面依然可以預見，三星和英特 爾采用不同技術路線，面臨良率和客戶認可度挑戰，但經過多年的技術積累、發展和追趕，在工藝成熟度和良 率方面，三星、英特爾與臺積電的差距越來越小，與 5nm 和 3nm時代相比，2nm 時代的競爭將更加激烈。 臺積電為 2nm 制程節點做了充足準備。臺積電 2nm 制程暫時將包括 N2、N2P 和 N2X 三個版本，2025 年 下半年開始量產第一代 N2 節點芯片，性能增強型 N2P 以及電壓增強型 N2X 將在 2026 年量產。與 N3E 節點對 比，N2 工藝在相同功耗下的性能提升了 10%到 15%，在相同性能下功耗降低了 25%到 30%。在晶體管架構上， 臺積電在 2nm 工藝節點將采用全新的 GAA（Gate-All-Around）晶體管架構，以取代 FinFET，臺積電稱之為 “Nanosheet”，這種技術相比傳統的 FinFET 架構能夠在性能和功耗上實現顯著提升。在電源管理上，盡管臺 積電曾表示 N2P 將增加背面供電網絡（BSPDN），但目前看臺積電的 N2 和 N2P 仍將使用常規供電電路，預計 在 2026 年量產的 A16（1.6nm）節點臺積電將引入背面供電技術。在先進封裝技術上，臺積電 2nm將率先導入 下一代 3D 先進封裝工藝 SoIC。作為臺積電最大客戶，蘋果已經規劃在明年的 M5 芯片上首發采用臺積電 2nm 工藝。

臺積電在 2nm 面臨的主要挑戰是成本過高。根據 IBS 估計，一個產能約為每月 50000 片晶圓（WSPM）的 2nm產線成本約為 280 億美元，而具有類似產能的 3nm 產線成本約為 200 億美元。增加的成本，很大一部分來 自于 EUV 光刻設備數量的增加，這將大大增加每片晶圓和每個芯片的生產成本，而能夠接受如此高成本芯片的 廠商只有蘋果、AMD、英偉達和高通等少數 Fabless。雖然在 2nm 制程成本方面，其他幾家廠商也面臨成本問 題，但為了追趕臺積電，三星和英特爾似乎在成本方面沒有臺積電那么敏感。

英特爾四年五個制程節點進展順利，在 2nm 節點或仍將與臺積電進度拉齊。英特爾曾任 CTO Pat Gelsinger 2021 年重返英特爾并擔任 CEO 后，提出四年五個制程節點計劃（5N4Y），其中前三個節點 Intel 7（對標臺積 電 N10）、Intel 4（對標臺積電 N7-N5）和 Intel 3（對標臺積電 N5-N3）進展順利，Intel 20A（對標臺積電 N3-N2） 原計劃 2024 年上半年完成，現計劃 2025 年初量產，Intel 18A（對標臺積電 N2-A16）原計劃 2024 年下半年完 成，現計劃 2025 年量產，如若 20A（過渡節點）和 18A 均進展順利，英特爾將在 2nm 節點再次拉齊甚至階段 性反超臺積電進度。英特爾 20A 將引入 RibbonFET GAA 晶體管技術和 PowerVia 背面供電技術，在使用 GAA 晶體管和背面供電技術上，英特爾比臺積電早一年以上。

在先進封裝技術上，英特爾將繼續通過 Foveros 和 EMIB 等先進封裝技術，來提升芯片的集成度和性能。與臺積電 CoWoS 2.5D 封裝采用的硅中介層結構不同，英特爾 EMIB 直接將小型硅橋嵌入基板中實現芯片之間的互聯，在互聯效率相似的基礎上不需要花較高成本來制造足 夠大的硅中介層。Foveros 3D 封裝是英特爾在 2019 年推出的芯片到芯片（die-to-die）堆疊技術，通過硅通孔（TSV） 技術和微凸塊實現邏輯芯片間直接互聯。此外，從 20A、18A 開始，英特爾還將采用價格昂貴的新型 High NA EUV 光刻機，臺積電使用與否尚未確定。 英特爾的 IDM模式仍面臨多方面挑戰。首先，英特爾的 IDM 模式導致其代工環節與英偉達、AMD 等 Fabless 客戶存在潛在的利益沖突，同時，IDM 模式意味著英特爾制程迭代面臨設計廠、制造廠和封測廠多方資本開支， 進而拖累其制程迭代速度。其次，即使未來英特爾能夠在部分節點階段性領先臺積電，但真正的實力較量還需 要新節點大規模量產后結合芯片的性能、良率、成本等多方面因素考量。第三，英特爾產品主要面向 PC 及數 據中心領域，較少涉及手機、汽車、IoT 等領域，例如英特爾子公司 Mobileye 過往智駕 SoC 芯片大都由臺積電 代工而不是英特爾，而臺積電在 HPC、消費電子、汽車電子、IoT 等更廣泛的下游領域均有布局。

三星的最大問題依然是良率。自從進入 5nm時代以來，良率一直是三星晶圓代工業務面對的最大問題，特 別是在 3nm 制程節點上，三星率先引入了全新的 GAA 晶體管架構，與以往使用的 FinFET 晶體管有較大區別， 也使良率問題進一步放大，許多客戶轉向競爭對手，進而導致三星第一代 3nm 技術 SF3E 只能應用于加密貨幣 礦機芯片等非主流領域，較難切入 HPC、手機等領域。三星第二代 3nm 工藝 SF3 改名為 2nm 工藝，但三星真 正的 2nm 工藝 SF2 預計于 2025 年正式量產，與 3nm 工藝 SF3 相比，三星的 2nm 工藝 SF2 性能提升 12%，功 率效率提升 25%，面積減少 5%。在 2nm 節點，三星也將引入背面供電技術，預計將于 2026 年 SF2P 推出。目 前，臺積電原本客戶日本人工智能公司 Preferred Networks（PFN）已提前預訂三星 2nm 產能，用來生產旗下第 二代 AI 芯片，同時，今年 2 月高通同時向三星和臺積電委托了 2nm 芯片的開發和試產。