半導體設(shè)備市場規(guī)模及需求情況如何？

半導體設(shè)備市場規(guī)模持續(xù)增長，中國鞏固最大半導體設(shè)備市場地位。

2024 年，全 球半導體設(shè)備銷售額達到 1171 億美元，同比增長 10%。其中，中國半導體設(shè)備銷售額為 496 億美元，同比增長 35%，占全球市場份額約 42%，繼續(xù)位居全球首位。增長主要得益于晶 圓加工設(shè)備銷售額同比增長 9%，以及其他前端設(shè)備銷售額增長 5%。推動因素包括先進邏 輯、成熟制程、先進封裝和高帶寬存儲器（HBM）等領(lǐng)域的產(chǎn)能擴張投資持續(xù)增加，以及中 國市場的投資貢獻顯著。據(jù) SEMI 預(yù)測，2025 年全球半導體設(shè)備銷售額預(yù)計將增長至 1255 億美元，中國仍將保持全球第一大市場地位，但市場份額可能小幅回落。至 2026 年，全球 銷售額有望進一步攀升至 1381 億美元，2021-2026 年預(yù)計實現(xiàn)復合年增長率 6.12%。

（2）前道工藝是芯片制造的核心階段，涉及薄膜沉積、光刻、刻蝕、離子注入等一系 列復雜工序，主要負責在硅晶圓上構(gòu)建晶體管、二極管等基礎(chǔ)半導體器件，并形成初步電路 結(jié)構(gòu)。集成電路制造通常可分為晶圓/硅片制造、前道工藝（晶圓加工）和后道工藝（封裝與 測試）三大環(huán)節(jié)。前道工藝是在半導體晶圓表面通過熱處理、光刻、刻蝕、離子注入、薄膜 沉積等一系列關(guān)鍵工藝步驟，構(gòu)建晶體管及器件結(jié)構(gòu)的過程，直接影響芯片的電學性能。該 環(huán)節(jié)所使用的主要專用設(shè)備包括快速熱處理（RTP）設(shè)備、光刻機、刻蝕/去膠設(shè)備、離子注 入設(shè)備以及薄膜沉積設(shè)備等。后道工藝則主要包括封裝和測試兩部分，即在封測廠中將完成 前道加工的圓形晶圓進行切割，形成單個芯片單元，并進行封裝保護與性能測試，最終產(chǎn)出 合格的芯片產(chǎn)品。

（3）芯片制造（前道工藝）是半導體產(chǎn)線中投資規(guī)模最大的環(huán)節(jié)，占總投資比例的 50% 以上。根據(jù) Gartner 的統(tǒng)計數(shù)據(jù)顯示，集成電路制造設(shè)備的投資通常占該領(lǐng)域資本性支出的 70%-80%，且隨著工藝制程水平的提升，該比例呈現(xiàn)進一步上升趨勢。以 16nm 及 14nm 制 程為例，設(shè)備投資占比可達到 85%。在典型集成電路制造產(chǎn)線中，芯片制造與硅片制造相關(guān) 設(shè)備的投資合計約占整體設(shè)備投資的 80%，其中前道制造設(shè)備的投資占產(chǎn)線總投資約 64%。 在各類前道設(shè)備中，薄膜沉積設(shè)備、光刻設(shè)備以及刻蝕/去膠設(shè)備為主要支出項，各自約占芯 片制造設(shè)備總投資的 20%。

（4）國外廠商在高端半導體設(shè)備領(lǐng)域形成寡頭壟斷，但本土企業(yè)正不斷實現(xiàn)技術(shù)突破， 持續(xù)拓展高端產(chǎn)品線與設(shè)備矩陣，長期推動國產(chǎn)化率提升。半導體設(shè)備種類繁多，市場長期 被應(yīng)用材料（Applied Materials）、泛林半導體（Lam Research）等國際巨頭主導。目前，中國在去膠、清洗以及成熟制程刻蝕設(shè)備等領(lǐng)域的國產(chǎn)化率已超過 50%，但在光刻、薄膜沉 積、離子注入等關(guān)鍵設(shè)備方面仍不足 20%，高端產(chǎn)品普遍面臨技術(shù)、客戶和生態(tài)等多重短 板。在此背景下，本土企業(yè)從中低端市場切入，逐步擴大國產(chǎn)供應(yīng)比例，并持續(xù)向高端產(chǎn)品 線突破。北方華創(chuàng)是國內(nèi)半導體設(shè)備平臺型企業(yè)，其刻蝕與薄膜沉積設(shè)備已實現(xiàn)全面布局， 今年更進軍涂膠顯影與離子注入設(shè)備領(lǐng)域，進一步拓寬國產(chǎn)覆蓋范圍。中微公司在刻蝕設(shè)備 方面持續(xù)領(lǐng)先，產(chǎn)品覆蓋 65nm 至 5nm 及更先進制程，并計劃在未來 5-10 年內(nèi)實現(xiàn)在高端 半導體設(shè)備市場中占比 50%-60%；同時，公司也在布局光學與電子束量檢測設(shè)備，逐步向 平臺化方向發(fā)展。總體來看，國產(chǎn)企業(yè)已完成從 0 到 1 的技術(shù)突破，正從中低端市場穩(wěn)步導 入，不斷擴大國產(chǎn)份額，并逐步開發(fā)高端產(chǎn)品線。長期來看，半導體設(shè)備自主可控與國產(chǎn)替 代進程有望加速推進。

本土晶圓廠擴產(chǎn)潮驅(qū)動半導體設(shè)備采購需求激增。（1）晶圓廠資本支出增加，驅(qū)動半導體設(shè)備需求擴容。由于高效能運算（HPC）和內(nèi) 存類別支持數(shù)據(jù)中心擴展的需求以及 AI 人工智能整合度不斷提高，邊緣設(shè)備所需硅產(chǎn)品不 斷攀升，從而晶圓廠設(shè)備支出將持續(xù)增長。據(jù) SEMI，2025 年全球用于前端設(shè)施的晶圓廠設(shè)備支出自 2020 年以來連續(xù)六年增長，較去年同比上升 2%，到達 1100 億美元。2026 年， 晶圓廠設(shè)備支出更將成長 18%，到達 1300 億美元。

（2）在產(chǎn)能分布方面，成熟制程芯片占七成以上，關(guān)注 28nm 及以上半導體設(shè)備的需 求增長。據(jù) TrendForce 集邦咨詢統(tǒng)計，2023~2027 年全球晶圓代工成熟制程（28nm 及以 上）及先進制程（16nm 及以下）產(chǎn)能比重大約維持在 7:3。中國大陸由于致力推動本土化 生產(chǎn)等政策與補貼，擴產(chǎn)進度最為積極，成熟制程（28nm 及以上)占比將明顯增加，預(yù)計從 2023 年的 31%將提升到 2027 年的 47%。在此背景下，值得關(guān)注對 28nm 及以上半導體設(shè) 備的需求增長。中國大陸的晶圓產(chǎn)能在先進制程發(fā)展任重道遠，但隨著國產(chǎn)先進制程設(shè)備持 續(xù)突破，未來有望在先進制程方面具備追趕潛力。另一方面，中國臺灣是全球晶圓代工生產(chǎn) 基地，其市場份額或因全球競爭加劇而受到蠶食，但其將持續(xù)保持主導地位。

（3）中國大陸晶圓廠持續(xù)擴張，國產(chǎn)半導體設(shè)備長期需求廣闊。全球 12 英寸晶圓制造 產(chǎn)能預(yù)計將從 2024 年底至 2028 年以 7%的復合年增長率增長，達到每月 1110 萬片晶圓的 歷史新高。中國芯片制造商在 12 和 8 英寸及以下晶圓制造將繼續(xù)保持強勁的兩位數(shù)增長勢 頭。其中 12 英寸晶圓在 2024 年產(chǎn)能增長 15%，達到每月 885 萬片，2025 年預(yù)計進一步 增長 14%，達到每月 1010 萬片，約占全球總產(chǎn)能的三分之一。以中芯國際和華虹半導體為 代表的國內(nèi)主要晶圓廠，目前 12 英寸晶圓廠月產(chǎn)能介于 3 萬至 10 萬片之間，部分國際廠 商在中國大陸的 12 英寸晶圓廠產(chǎn)能甚至達到每月 12 萬至 15 萬片。2026 至 2027 年，中國 廠商還將在 28nm、40nm 等成熟制程節(jié)點持續(xù)擴大產(chǎn)能。根據(jù) SEMI 的報告，2025 年全球 將有 18 座新晶圓廠投入建設(shè)，其中包括 3 座 8 英寸廠和 15 座 12 英寸廠，其中中國大陸地 區(qū)將新增 3 座，并預(yù)計于 2026 至 2027 年間陸續(xù)進入量產(chǎn)階段。隨著中國眾多晶圓廠不斷 積極擴建和投產(chǎn)，刻蝕、薄膜沉積等核心半導體設(shè)備的市場需求有望長期保持旺盛。

先進制程與技術(shù)迭代，半導體設(shè)備需求持續(xù)擴張。（1）隨先進制程的不斷突破，刻蝕設(shè)備需求激增。隨著半導體制造技術(shù)向先進制程節(jié) 點，從 10nm、7nm 到 5nm、3nm 及以下的不斷突破，當電路特征尺寸逐步逼近甚至低于 光刻機光源的物理波長極限時，單次光刻已無法直接形成所需的精細圖形。為克服這一限制， 行業(yè)普遍采用多重圖形技術(shù)（如 SADP、SAQP），將一層高密度圖形拆解為多道依次進行的 光刻與刻蝕工序，致使每層掩模所需的刻蝕步驟成倍增加，大幅提升了工藝循環(huán)次數(shù)。根據(jù) 國際半導體產(chǎn)業(yè)協(xié)會測算，一片 7nm 集成電路在生產(chǎn)過程中需經(jīng)歷約 140 次刻蝕工藝，相 比 28nm 制程所需的 40 次，增長超過 2.5 倍。制程進步伴隨著工藝尺寸的進一步縮小和新 材料的引入，在刻蝕精度、重復穩(wěn)定性、工藝均勻性以及生產(chǎn)能力等方面提出了更高要求， 刻蝕設(shè)備在半導體產(chǎn)業(yè)鏈中的重要性進一步提升，成為推動先進制程發(fā)展的核心支撐。

（2）3D NAND 存儲芯片的堆疊層數(shù)持續(xù)增加，顯著推升了對刻蝕工藝步驟和設(shè)備的 需求。與傳統(tǒng) 2D NAND 將存儲單元平鋪于晶圓表面不同，3D NAND 采用垂直堆疊結(jié)構(gòu)， 可在有限面積內(nèi)集成更多存儲單元，從而突破 2D NAND 在微縮接近物理極限時面臨的瓶頸。 隨著堆疊層數(shù)從數(shù)十層逐步增長至上百層甚至超過 300 層，刻蝕設(shè)備在芯片制造設(shè)備中的 占比也持續(xù)上升。以某類 3D NAND 技術(shù)路線為例，在月產(chǎn)能設(shè)定為 150k/片晶圓的產(chǎn)線中， 堆疊層數(shù)從 32 層增至 128 層時，刻蝕設(shè)備所占比例從 34.90%提升至 48.40%。3D NAND 結(jié)構(gòu)的構(gòu)建高度依賴沉積與刻蝕兩大工藝。隨著堆疊層數(shù)不斷擴展，無論是已量產(chǎn)的 64 層、 128 層，還是開發(fā)中的 300 層以上產(chǎn)品，都對刻蝕設(shè)備提出了極高的深寬比能力要求，即精 確刻蝕出深度達數(shù)微米、孔徑僅幾十納米的通道孔或柵線縫隙結(jié)構(gòu)，并保證優(yōu)異的垂直度、 均勻性和側(cè)壁形貌。就加工節(jié)點而言，溝道孔洞、階梯、狹縫對刻蝕設(shè)備的需求受層數(shù)影響 最大，階梯刻蝕的設(shè)備用量與堆疊層數(shù)完全呈同比例增長關(guān)系。臺階刻蝕（Staircase Etching） 也是制造過程中的一大難點。該工藝需要在整體堆疊結(jié)構(gòu)的邊緣重復刻蝕出等寬、高度均勻 的“階梯”，以實現(xiàn)字線（Word Line）的逐層接觸。這一過程對每層刻蝕的垂直度、均勻性 和重復性控制要求極為苛刻，進一步加大了對刻蝕設(shè)備和技術(shù)能力的依賴。

（3）薄膜沉積設(shè)備的需求增長同樣受到先進制程發(fā)展與三維芯片結(jié)構(gòu)演進的雙重驅(qū)動。 在邏輯芯片制造中，隨著制程節(jié)點向 3nm 及以下推進，多重圖形化技術(shù)廣泛應(yīng)用，不僅大 幅增加了刻蝕步驟，也同步要求更精密、更復雜的薄膜沉積工藝。每一層掩模圖形的定義都 需要依賴高質(zhì)量的硬掩模、抗反射層及犧牲層，這些薄膜的沉積質(zhì)量直接決定了后續(xù)刻蝕工 藝的精度與最終器件的性能。尤其在引入 High-k 金屬柵、鈷、釕等新材料后，原子層沉積 （ALD）等先進薄膜技術(shù)成為不可或缺的核心工藝，設(shè)備需具備原子級厚度控制與極佳的表 面覆蓋一致性。另一方面，3D NAND 層數(shù)的持續(xù)堆疊對薄膜沉積設(shè)備提出了更大量級的需 求。與刻蝕工藝類似，沉積步驟數(shù)量隨堆疊層數(shù)近乎線性增長。在構(gòu)建數(shù)百層的存儲單元結(jié) 構(gòu)時，需要交替沉積多層復合薄膜（如氧化物/氮化物疊層）作為器件功能層與犧牲層。此外， 臺階刻蝕結(jié)構(gòu)中的硬掩模層、阻擋層以及高深寬比溝道孔內(nèi)的導電層/絕緣層填充，均嚴重依 賴高性能的化學氣相沉積（CVD）、物理氣相沉積（PVD）尤其是高保形性的 ALD 設(shè)備。沉 積工藝的均勻性、階梯覆蓋能力以及顆粒控制水平，直接影響到后續(xù)刻蝕工藝的效果和最終 芯片的良率。在 90nm CMOS 工藝，大約需要 40 道薄膜沉積工序。在 3nmFinFET 工藝產(chǎn) 線，超過 100 道薄膜沉積工序。薄膜沉積設(shè)備占 FLASH 芯片產(chǎn)線資本開支比例從 2D 時代 的 18%增長至 3D 時代的 26%。隨著 3D NANDFLASH 芯片的內(nèi)部層數(shù)不斷增高，對于薄 膜沉積設(shè)備的需求提升的趨勢亦將延續(xù)。